Moin moin,
ich möchte gerne in VHDL verschiedene architecures auswählen, was doch eigentlich Sinn der configuration ist. Aber wie? Hier ein kleines Beispiel:
entity modul1\_ent is
Port ( a : in std\_logic;
b : in std\_logic;
c : in std\_logic;
d : out std\_logic);
end modul1\_ent;
architecture modul1a\_arc of modul1\_ent is
begin
d
Warum funktioniert das nicht? Muss ich oder kann ich die architectures in anderen Dateien unterbringen?
Bitte helft mir weiter, ich suche schon den ganzen Tag nach einer Lösung!